Arm Cortex R4F Uživatelský manuál Strana 373

  • Stažení
  • Přidat do mých příruček
  • Tisk
  • Strana
    / 456
  • Tabulka s obsahem
  • KNIHY
  • Hodnocené. / 5. Na základě hodnocení zákazníků
Zobrazit stránku 372
Cycle Timings and Interlock Behavior
ARM DDI 0363E Copyright © 2009 ARM Limited. All rights reserved. 14-9
ID013010 Non-Confidential, Unrestricted Access
14.4 QADD, QDADD, QSUB, and QDSUB instructions
This section describes the cycle timing behavior for the
QADD
,
QDADD
,
QSUB
, and
QDSUB
instructions.
These instructions perform saturating arithmetic. They have a result latency of two. The
QDADD
and
QDSUB
instructions must double and saturate the register
<Rn>
before the addition. This
register is an Early Reg.
Table 14-5 shows the cycle timing behavior for
QADD
,
QDADD
,
QSUB
, and
QDSUB
instructions.
Table 14-5 QADD, QDADD, QSUB, and QDSUB instruction cycle timing behavior
Instructions Cycles Early Reg Result latency
QADD
,
QSUB
1- 2
QDADD
,
QDSUB
1
<Rn>
2
Zobrazit stránku 372
1 2 ... 368 369 370 371 372 373 374 375 376 377 378 ... 455 456

Komentáře k této Příručce

Žádné komentáře